Verificació física electrònica

La verificació física és un procés mitjançant el qual es verifica el disseny d'un disseny de circuit integrat (disseny IC) mitjançant eines de programari EDA per garantir la funcionalitat i la fabricació elèctrica i lògica correctes. La verificació inclou la comprovació de regles de disseny (DRC), disseny versus esquema (LVS), XOR (OR exclusiu), comprovacions d'efecte antena i comprovació de regles elèctriques (ERC).^[1]^[2]

Verificació de regles de disseny (DRC)

DRC verifica que el disseny compleix totes les restriccions imposades per la tecnologia. DRC també verifica la densitat de la capa per al poliment químic-mecànic (CMP).^[3]

Disseny versus esquema (LVS)

LVS verifica la funcionalitat del disseny. A partir del disseny, es deriva una llista de xarxes i es compara amb la llista de xarxes original produïda a partir de la síntesi lògica o el disseny de circuits.^[4]

Comprovació XOR

Aquesta comprovació s'executa normalment després d'un gir de metall, on es comparen la base de dades original i modificada. Això es fa per confirmar que s'han fet les modificacions desitjades i que no s'han fet modificacions no desitjades per accident. Aquest pas consisteix a comparar les dues bases de dades de disseny/GDS mitjançant l'operació XOR de les geometries de disseny. Aquesta comprovació dona com a resultat una base de dades que té totes les geometries que no coincideixen en els dos dissenys.^[5]

Comprovació de l'efecte antena

L'antena és bàsicament una interconnexió metàl·lica, és a dir, un conductor com el polisilici o el metall, que no està connectat elèctricament al silici ni posat a terra, durant els passos de processament de l'oblia.^[6] Durant el procés de fabricació, l'acumulació de càrrega es pot produir a l'antena durant certs passos de fabricació com el gravat amb plasma, que utilitza matèria altament ionitzada per gravar. Si la connexió al silici no existeix, es poden acumular càrregues a la interconnexió fins al punt en què es produeix una descàrrega ràpida i es produeix un dany físic permanent a l'òxid de la porta del transistor. Aquest fenomen ràpid i destructiu es coneix com a efecte antena. Els errors de l'antena es poden curar afegint un petit díode d'antena per descarregar el node de manera segura o dividint l'antena encaminant-se cap a una altra capa metàl·lica i després cap avall de nou.^[6]

La relació d'antena es defineix com la relació entre l'àrea física dels conductors que formen l'antena i l'àrea total d'òxid de la porta a la qual l'antena està connectada elèctricament.^[7]

Comprovació de regles elèctriques (ERC)

L'ERC verifica la correcció de les connexions d'alimentació i terra, i que els temps de transició del senyal (slew), les càrregues capacitives i les sortides estan adequadament limitats.^[8] Això podria incloure la comprovació

Àrees de pou i substrat per a contactes i espais adequats, garantint així les connexions correctes d'alimentació i terra
Entrades no connectades o sortides en curtcircuit.

Les portes no s'han de connectar directament als subministraments; La connexió s'ha de fer només a través de cel·les altes/baixes TIE. Les comprovacions ERC es basen en supòsits sobre les condicions normals de funcionament de l'ASIC, de manera que poden donar molts avisos falsos sobre ASIC amb subministraments múltiples o negatius. També poden comprovar si hi ha estructures susceptibles a danys per descàrregues electroestàtiques (ESD).

Referències

↑ A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.
↑ «Physical Verification» (en anglès). https://semiengineering.com.+[Consulta: 12 novembre 2022].
↑ A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.
↑ A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.
↑ «IC physical verification and design optimization» (en anglès). https://eda.sw.siemens.com.+[Consulta: 12 novembre 2022].
↑ ^6,0 ^6,1 A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.
↑ EETimes. «Antenna effect (PID): Do the design rules really protect us?» (en anglès). https://www.eetimes.com,+23-05-2003.+[Consulta: 12 novembre 2022].
↑ A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.

[PDbook_p10-1] A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.

[2] «Physical Verification» (en anglès). https://semiengineering.com.+[Consulta: 12 novembre 2022].

[PDbook_p102-3] A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.

[PDbook_p103-4] A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.

[5] «IC physical verification and design optimization» (en anglès). https://eda.sw.siemens.com.+[Consulta: 12 novembre 2022].

[PDbook_p104-6] 6,0 ^6,1 A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.

[7] EETimes. «Antenna effect (PID): Do the design rules really protect us?» (en anglès). https://www.eetimes.com,+23-05-2003.+[Consulta: 12 novembre 2022].

[PDbook_p105-8] A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]